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    台积电(TSM.US)自研芯片?

    时间:2019-07-31 08:46作者:admin打印字号:

    半导体走业不都雅察

    本文来自 微信公多号“半导体走业不都雅察”。

    编者按:昨天,有一则关于台积电(TSM.US)自研芯片的文章刷爆了笔者的至交圈。走业内的媒体的报。道尚算中肯,也就是谈了台积电做了一个什么样的芯片,挑供了怎么样的一个Demo,但有些标题党的作者甚至用“台积电要抢高通营业”云云的字眼来吸引读者。不论如何,这都与笔者所晓畅的台积电纷歧样。

    为了让行家晓畅“台积电自研芯片”这件事,笔者专门翻译了wikichip的这篇文章,协助读者理解整件事的原形。

    以下为文章正文:

    随着基于幼芯片(chiplet)的设计从钻研转向生产,吾们望到了来自工业界的幼芯片论文的新流入。本月早些时候在日本京都举走的VLSI 2019上,台积电展现了本身的“幼芯片”设计。

    据雷锋网的报。道,所谓“chiplet”是一栽芯片,封装了一个IP(知识产权)子体系。它清淡是经历高级封装集成,或者是经历标准化接口行使。至于它们为什么会变得如此主要,这是由于吾们的计算和做事类型呈爆炸式添长,现在异国一栽万能的手段来答对这些题目。从根,本上说,对一流技术的异构集成是一向摩尔定律的一栽手段。

    行使基于幼芯片的设计具有一些隐晦益处,例如更快的开发周期和更高的产量来降矮成本。但它也带来了一系列新的挑衅,这些挑衅源于在基于幼芯片的设计中探求相通单片产品(monolithic-like)的功耗和性能特性。所以,当中的主要挑衅是互连和封装技术。固然这些挑衅照样悬而未决,但已经有多栽具有分别性质的解决方案被挑出。在超大周围集成电路钻研会上,台积电展现了他们的一些技术,试图解决这些挑衅。

    台积电试图验证的三个主要特性是:

    ARM中间在4 GHz以上做事

    Bidir互连网状总线(Interconnect Mesh)在4 GHz以上

    CoWoS和LIPINCON的速度为8 GT / s且<1 pJ / bit

    值得仔细的是,此钻研和技术验证旨在用于高性能计算。所以,这些内核拥有专门高的时钟,高速率的内部互联速率,以及高密度线路和每比特传输极矮功率的芯片间链路(inter-chip links with high-density wires and very low power per bit transfer)。

    最先望芯片方面;

    该芯片本身是一栽双幼芯片设计,但该技术本身能够经历额外的物理层(PHYS)相对容易地扩展到原谅更大数。目的幼芯片。每个幼芯片都是在台积电7纳米节点上制造,拥有15个金属层。裸片本身只有4.4 mm×6.2 mm(27.28 mm²)。台积电采用了四个ARM Cortex-A72核。针对turbo频率大于4GHz电压操作,配备了高性能的cell(7.5T,3p 3n)并定制设计1级高速缓存单元。还有两个2级缓存块。每个是1 MiB。这些是行使它们的高电流位单元(bitcells)并以半速运走来实现的。此外还有一个大型的6 MiB 3级缓存,行使高密度位单元实现,并以四分之一速度运走。

        台积电采用了在高性能芯片中常见添强功能。典型的h-tree被用来将时钟分布的过失从22ps缩短到8ps。高性能时钟过失以及via towers被普及用于进一步改善关键路径上的时序。统计表现,整个设计共有五个电压域(voltage domains):0.8V SOC、0.8V ADPLL、0.3-0.8V Lipincon、0.8V L3和0.3-1.2V CPU。该芯片采用通盘字锁相环,其抖动幼于10ps,用于为CPU、互连和内存生成三个时钟域(clock domains )。

        在1.20的电压下,Cortex核能够达到4GHz (signoff).。这个数。字是基于运走Dhrystone模式做事负载的中间测量得到的。

    其次来望一下网状互连(Mesh Interconnect);

    该裸片包括网状互连。互连测试可经历片上分组生成单元(on-die packet generation unit )和分组监控单元(packet monitoring unit)完善。有六个双向触发器(bi-directional flip-flop)网格站(mesh stations)——每个边缘一个,中间两个。这些做事站围绕整个幼芯片,阻隔大约2毫米。网状互连是1968位宽,并行使具有相逆倾向信号(opposite direction signals )的逐位交错线路(bit-wise-interleaved wires )在M12和M13中布线,以最幼化耦相符( minimize coupling)。

    总之,片上网状互连(on-die mesh interconnect)能够在4 GHz(0.8 V)到5 GHz(1.2 V)之间平常做事。缓存和Cortex集群都连接到近来的左下角(bottom-left )网格停留点(垂直倾向时)。

        互连可在0.76V下达到4GHz的频率。

        再望一下芯片互联;

    每个幼芯片上都有两个LIPINCON(Low-voltage-In-Package-INterCONnect简称)接口。每个物理层的测量值仅为0.42 mm×2.4 mm(1.008 mm²)。这些是单端(single-ended),单向(unidirectional),矮摆幅接口(low-swing interfaces)。一个接口用作与L3通信的主设备,而第二个接口是用于相逆倾向的从设备。

    与SoC的其他片面门别,由于电源接地(power-ground)噪声题目,专用时钟有一个自力的PLL。每个物理层行使2:1多路复辛勤能,以便将速度添速到8 Gb / s。每个子通道有两个延宕锁相环( DLL):一个缩短PVT转折,另一个用于缩短时钟过失,使体系级芯片和物理层之间的时钟相位对齐。由于行使单相锁相环,所以会采用两个环路——第一个环路锁定进入的时钟周期,并将其分为八个相位,第二个环路将该相位分为16个步骤。换句话说,在4 GHz(250 ps)下,您将望到矮于2 ps的分辨率。

    在本篇论文中,两个裸片连在一首。第二个幼芯片旋转180度,用于LIPINCON PHY基台(abutment)。

        芯片本身采用了台积电COWOS(Chip on Wafer on Substrate)2.5D封装技术,也就是将逻辑芯片和DRAM 放在硅中介层(interposer)上,然后封装在基板上。台积电在这边答用,就意味着硅中介层(silicon interposer)将用作安置在其上的两个相通幼芯片的基板。

        行使硅中介层能够采用更幼的凸块(bumps),使得幼芯片之间的导线更浓密和更矮。在这栽设计中,行使了一个专门激进的40µm的微凸距,两个裸片之间只有100微米的阻隔。

        吾们末了来望一下技术比较;

    在两倍的时钟速度下,物理层运算速度为8GT/s。在互连宽度( interconnect width)为320位时,两个裸片之间的总带宽为320 GB / s。在40μm的bump pitch 下,这实际上是吾们在近来的芯片设计中望到的最激进的间距之一,它还能够达到1.6 Tb / s /mm²的数。据通量。下外对比了AMD和Intel近来的两款幼芯片设计。值得一挑的是,英特尔之前曾挑到过EMIB(嵌入式多芯片互连),其bump pitches为45μm,甚至将电流密度增补一倍至35μm。

    但是,到现在为止,吾们还异国发现任何能够表明这些功能的英特尔产品(包括Kaby Lake G)。

        (编辑:孔文婕)

    该新闻由智通财经网挑供

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